福建师范大学19年8月课程考试《EDA技术》作业考核试题（材料）
福建师范大学网络教育学院
《EDA技术》期末考试(C)卷
教育中心 专业 学号 名字 分数
第一题：填空题（每空2分，共30分）
1.用EDA技术进行电子系统设计的方针是究竟结束 的设计与完成。
2.当前国际上较大的PLD器件制造公司有 和 公司。
3.无缺的条件语句将发生 电路，不无缺的条件语句将发生 电路。
4.堵塞性赋值符号为 ，非堵塞性赋值符号为 。
5.可编程器件分为 和 。
6.跟着EDA技术的不断完善与老到， 的设计办法更多的被应用于Verilog HDL设计傍边。
7.一般把EDA技术的打开分为 、 和 三个期间。
8.其时最盛行的并变成IEEE标准的硬件描绘语言包括 和 。
第二题：简答题（每题5分，共20分）
1.现代EDA技术的特征有哪些?
2.FPGA与ASIC在概念上有啥差异?
3.结合自己的运用情况谈谈对EDA东西的知道。
4.Verilog HDL撑持哪几种描绘方法，各有啥特征?
第三题：程序分析题（每题15分，共30分）
1. 具体分析下面程序功用：
module Compare8(a,b, larger,equal,less);
parameter size=8;
input[size-1:0] a,b;
output larger,equal,less;
wire larger,equal,less;
assign larger=(a>b);
assign equal=(a==b);
assign less=(a<b);
endmodule
2. 具体分析下面程序功用：
module voter7(pass,vote) ;
input [7:1] vote; output pass;
reg[2:0] sum; integer i; reg pass;
always @ (vote)
begin sum=0;
for (i=1 ; i<=7 ; i=i+1)
if(vote[i]) sum=sum+1;
if(sum[2]) pass=1;
else pass=0 ;
end
endmodule
第四题：设计题（每题20分，共20分）
用Verilog HDL设计一个8位加法器。
