福师19秋《EDA技术》在线作业一【满分】
作业答案 联系QQ:3326650399 微信:cs80188
试卷称号:福师《EDA技术》在线作业一-0003
1.下面哪些是专业供给第三方EDA软件东西的公司（）。
A.Cadence
B.Mentor
C.Synopsys
D.Synplicity
答案:-
2.常用的归纳东西有哪些（）。
A.FPGA Express
B.FPGA compiler
C.Synplify Pro
答案:-
3.布局布线结束后会发生哪些文件（）。
A.芯片资源耗用的陈述
B.EDIF
C.延时网表
D.器件编程文件
答案:-
4.EDA技术打开期间描绘正确的是（）。
A.CAD期间
B.CAE期间
C.EDA期间
D.以上都不对
答案:-
5.归纳有哪几种方法()。
A.RTL
B.逻辑归纳
C.将逻辑门标明变换到地图标明
答案:-
6.常用的集成FPGA/CPLD开发东西有哪些（）。
A.MAX+plus II
B.Quartus II
C.ISE
D.ispLEVER
答案:-
7.TOP-down设计一般分为哪几个层次（）。
A.系统级
B.功用级
C.门级
D.开关级
答案:-
8.状况机常用的编码方法有（）。
A.次序编码
B.格雷编码
C.约翰逊编码
D.一位热码
答案:-
9.根据EDA技术的设计中，一般有两种设计思路（）。
A.自顶向下
B.自底向上
C.自前向后
D.自后向前
答案:-
10.根据FPGA/CPLD器件的数字系统设计流程包括哪些期间（）。
A.设计输入
B.归纳
C.布局布线
D.仿真和编程
答案:-
1.数字设计流程中选用原理图方法合适描绘电路的联接关系核接口关系。
A.差错
B.正确
答案:-
2.仿真也称仿照，是对所设计电路的功用的验证。
A.差错
B.正确
答案:-
3.状况机设计首要包括三个对象：其时状况，次状况和输出逻辑。
A.差错
B.正确
答案:-
4.Verilog HDL撑持循环语句。
A.差错
B.正确
答案:-
5.编译型仿真器的仿真速度快，但需要预处理，不能即时批改。
A.差错
B.正确
答案:-
6.Verilog语言即合适可归纳的电路设计，也可担任电路与系统的仿真。
A.差错
B.正确
答案:-
7.绝大大都的FPGA器件都根据SRAM查找表结构完成。
A.差错
B.正确
答案:-
8.数据流描绘方法多用于组合逻辑电路。
A.差错
B.正确
答案:-
9.反熔丝型开关元件一般用在对可靠性需求较高的军事和航天产品器件上。
A.差错
B.正确
答案:-
10.PLA是Programmable Logic Array,可编程逻辑阵列的缩写。
A.差错
B.正确
答案:-
11.假定只需要在上电和系统差错时进行复位操作，选用异步复位方法比同步复位方法好。
A.差错
B.正确
答案:-
12.把适配后生成的编程文件装入到PLD器件中的过程称为下载。
A.差错
B.正确
答案:-
13.在EDA设计中一般选用硬件描绘语言(HDL)进行电路与系统的描绘。
A.差错
B.正确
答案:-
14.对设计而言，选用的描绘等级越高，设计越简略。
A.差错
B.正确
答案:-
15.用状况机进行设计具有速度快、结构简略、可靠性高等利益。
A.差错
B.正确
答案:-
16.布局布线为将归纳生成的电路逻辑网表映射到具体的方针器件中完成，并发生究竟的可下载文件的过程。
A.差错
B.正确
答案:-
17.有限状况机可以认为是组合逻辑和存放器逻辑的特别组合。
A.差错
B.正确
答案:-
18.Verilog语言的行为描绘语句，如条件语句、赋值语句和循环语句类似于软件高级语言，便于学习和运用。
A.差错
B.正确
答案:-
19.SOC是System On Chip,芯片系统的缩写。
A.差错
B.正确
答案:-
20.当前常用的硬件描绘语言为：Verilog HDL和 VHDL。
A.差错
B.正确
答案:-
21.ISP和专用的编程器是FPGA常用的两种编程方法。
A.差错
B.正确
答案:-
22.PLD器件内部首要由各种逻辑功用部件和可编程开关构成。
A.差错
B.正确
答案:-
23.JTAG鸿沟扫描测试技术供给了一种合理而有用的方法，用以对高密度、引脚密布的器件和系统进行测试。
A.差错
B.正确
答案:-
24.Verilog HDL数据类型是用来标明数字电路中的物理连线、数据存储和传输单元等物理量的。
A.差错
B.正确
答案:-
25.Verilog HDL中的变量一般分为两种数据类型：net型和variable型。
A.差错
B.正确
答案:-
26.GAL是Generic Array Logic,通用阵列逻辑的缩写。
A.差错
B.正确
答案:-
27.仿真器按对设计语言的不一样处理方法分为两类：编译型仿真器宽和说型仿真器。
A.差错
B.正确
答案:-
28.不思考信号时延等要素的仿真称为功用仿真。
A.差错
B.正确
答案:-
29.Verilog HDL中整数型常量是不可以以归纳的。
A.差错
B.正确
答案:-
30.当前在数字系统的设计中，首要选用Bottom-UP设计为主。
A.差错
B.正确
答案:-
31.Verilog HDL中的常量首要有：整数，实数和字符串
A.差错
B.正确
答案:-
32.时序仿真也叫后仿真。
A.差错
B.正确
答案:-
33.归纳指的是将较高级笼统层次的设计描绘自动转化为较低层次描绘的过程。
A.差错
B.正确
答案:-
34.ASIC一般选用全定制方法来完成设计。
A.差错
B.正确
答案:-
35.PLD按照可编程的次数分为两类：一次性编程器件和可多次编程器件。
A.差错
B.正确
答案:-
36.数字设计流程中的设计输入的表达方法一般有原理图方法和HDL文本方法两种。
A.差错
B.正确
答案:-
37.HDL是一种用文本方法来描绘和设计电路的语言。
A.差错
B.正确
答案:-
38.Verilog HDL撑持赋值语句。
A.差错
B.正确
答案:-
39.Verilog HDL不撑持条件语句。
A.差错
B.正确
答案:-
40.Verilog HDL中实数型和字符串型常量是可以归纳的。
A.差错
B.正确
答案:-
作业答案 联系QQ:3326650399 微信:cs80188
